焊料層空洞對(duì)富士IGBT器件熱(rè)穩定性的(de)影(yǐng)響

随著(zhe)電力電子變能裝置功率等級的(de)提升, 核心電力電子器件的(de)芯片封裝密度提高(gāo), 器件的(de)芯片結溫越來(lái)越高(gāo), 對(duì)器件的(de)熱(rè)可(kě)靠性提出了(le)更加嚴苛的(de)要求, 因此封裝失效成爲一個(gè)廣泛關注的(de)問題[1]LUO Y F, XIAO F, LIU B L, et al.Failure analysis of power electronic devices and their applications under extreme conditions[J].Chinese Journal of Electrical Engineering, 2016, 2 (1) :91-100.[2]廖敏夫, 黃(huáng)金強, 葛國偉, 等.國内外混合式斷路器發展與研究現狀[J].高(gāo)電壓技術, 2016, 42 (6) :1688-1694.LIAO Minfu, HUANG Jinqiang, GE Guowei, et al.Development and research of native and foreign hybrid circuit breaker[J].High Voltage Engineering, 2016, 42 (6) :1688-1694.[3]LUKAS T, ATLE R A, TILO P et al.Possible failure modes in press-pack IGBTs[J].Microelectronics Reliability, 2015, 55 (6) :903-911.">[1-3]。有研究表明(míng), 器件的(de)芯片結溫每升高(gāo)10℃, 壽命就會降低一半, 而功率器件由于電壓電流等級較高(gāo), 所以其失效基本上都與工作時(shí)能量過大(dà)而引起芯片整體或局部結溫過高(gāo)有關[4]OETTINGER F F, BLACKBUM D L.Semiconductor measurement technology:thermal resistance measurement[M].Washington DC, USA:Department of Commerce, 1990.[5]羅毅飛(fēi), 汪波, 劉賓禮, 等.基于電壓對(duì)電流變化(huà)率的(de)IGBT結溫變化(huà)機理(lǐ)及監測方法[J].高(gāo)電壓技術, 2017, 43 (1) :38-43.LUO Yifei, WANG Bo, LIU Binli, et al.Junction temperature variation mechanism and monitoring method of IGBTs based on derivative of voltage to current[J].High Voltage Engineering, 2017, 43 (1) :38-43.">[4-5]。功率器件的(de)封裝實現了(le)内部結構與外部環境之間的(de)電氣、熱(rè)和(hé)機械連接, 并爲器件提供良好的(de)散熱(rè)途徑, 保障了(le)器件維持良好的(de)熱(rè)穩定性, 對(duì)提高(gāo)功率器件封裝可(kě)靠性具有重要作用(yòng), 但焊料層是器件封裝結構的(de)薄弱環節之一。因此, 有必要就焊料層缺陷對(duì)器件熱(rè)穩定性進行研究。

焊料層處于器件散熱(rè)的(de)主要通(tōng)道上, 對(duì)器件的(de)性能和(hé)熱(rè)穩定性起著(zhe)重要的(de)作用(yòng)。焊料層由于疲勞而出現空洞, 降低了(le)器件的(de)導熱(rè)性能, 芯片結溫升高(gāo), 使一些電、熱(rè)參數發生漂移, 如導通(tōng)電阻RDS增大(dà)等[6]OTIAB K C, BHATTI R S, EKE R E, et al.Thermal effect of die-attach voids location and style on performance of chip level package[C]∥3rd IEEE International Conference on Adaptive Science and Technology (ICAST) .Abuja, Nigeria:IEEE, 2011:231-236.[7]周飛(fēi), 趙成勇, 徐延明(míng), 等.考慮熱(rè)學特性的(de)高(gāo)壓IGBT模塊暫态模型[J].高(gāo)電壓技術, 2016, 42 (7) :2215-2223.ZHOU Fei, ZHAO Chengyong, XU Yanming, et al.High voltage IGBT module transient model when considering thermal properties[J].High Voltage Engineering, 2016, 42 (7) :2215-2223.[8]KRISTIAN B P, KJELD P.Dynamic modeling method of electro-thermal-mechanical degradation in IGBT modules[J].IEEE Transactions on Power Electronics, 2016, 31 (2) :975-986.[9]BAHMAN A S, MA K, BLAABJERG F.Thermal impedance model of high power IGBT modules considering heat coupling effects[C]∥Power Electronics and Application Conference and Exposition.Charlotte, USA:IEEE, 2015:1382-1387.">[6-9], 進而又對(duì)傳熱(rè)特性産生影(yǐng)響, 造成器件安全工作區(qū)縮小, 嚴重影(yǐng)響器件的(de)熱(rè)穩定性。

國内外針對(duì)焊料層空洞問題進行了(le)一些研究。Katsis D C、Fleischer A S等人(rén)結合相關實驗, 對(duì)空洞與熱(rè)阻之間的(de)關系進行了(le)研究[10]KATSIS D C, JACOBUS D.A thermal, mechanical, and electrical study of voiding in the solder die-attach of power MOSFETs[J].IEEE Transactions on Components and Packaging Technologies, 2006, 29 (1) :127-136.[11]FLELSCHERA A S, CHANG L, JOHNSON B C.The effect of die attach voiding on the thermal resistance of chip level packages[J].Microelectronics Reliability, 2006, 46 (6) :794-804.[12]吳昊, 陳銘, 高(gāo)立明(míng), 等.粘結層空洞對(duì)功率器件封裝熱(rè)阻的(de)影(yǐng)響[J].半導體光(guāng)電技術, 2013, 32 (2) :226-230.WU Hao, CHEN Ming, GAO Liming, et al.Effect of solder layer voids on the thermal resistance of power device package[J].Semiconductor Optoelectronics, 2013, 32 (2) :226-230.[13]鄭鋼濤, 陳素鵬, 胡俊, 等.焊料層空洞面積對(duì)功率器件電阻和(hé)熱(rè)阻的(de)影(yǐng)響[J].半導體技術, 2010, 35 (11) :1059-1064.ZHENG Gangtao, CHEN Supeng, HU Jun, et al.Effects of void area in solder layer on resistance and thermal impedance of power devices[J].Semiconductor Technology, 2010, 35 (11) :1059-1064.">[10-13]。張小玲等人(rén)主要采用(yòng)有限元方法, 分(fēn)析了(le)芯片焊料層厚度、空洞等因素對(duì)大(dà)功率器件封裝溫度場(chǎng)[14]張健, 張小玲, 呂長(cháng)志, 等.IGBT焊料層中的(de)空洞對(duì)器件熱(rè)可(kě)靠性的(de)影(yǐng)響[J].矽微電子學, 2011, 31 (5) :517-521.ZHANG Jian, ZHANG Xiaoling, LÜChangzhi, et al.Effect of die attach void on IGBT thermal reliability[J].Research and Progress of SSE, 2011, 31 (5) :517-521.[15]謝鑫鵬, 畢向東, 胡俊, 等.空洞對(duì)功率芯片粘貼焊料層熱(rè)可(kě)靠性影(yǐng)響的(de)分(fēn)析[J].半導體技術, 2009, 34 (10) :1026-1031.XIE Xinpeng, BI Xiangdong, HU Jun, et al.Effects of voids on thermal reliability in power chip die attachment solder layer[J].Semiconductor Technology, 2009, 34 (10) :1026-1031.[16]田蘊傑, 張小玲, 謝雪(xuě)松, 等.IGBT熱(rè)疲勞工作對(duì)焊料層可(kě)靠性的(de)影(yǐng)響[J].固體電子學研究與進展, 2014, 34 (3) :288-292.TIAN Yunjie, ZHANG Xiaoling, XIE Xuesong, et al.Thermal fatigue effects on IGBT die attach reliability[J].Research and Progress of SSE, 2014, 34 (3) :288-292.[17]徐玲, 周洋, 張澤峰, 等.IGBT模塊焊料層空洞對(duì)模塊溫度影(yǐng)響的(de)研究[J].中國電子科學研究院學報, 2014, 9 (2) :125-129.XU Ling, ZHOU Yang, ZHANG Zefeng, et al.Influence of solder vvoid to thermal distribution of IGBT module[J].Journal of CAEIT, 2014, 9 (2) :125-129.">[14-17]和(hé)應力場(chǎng)[18]吳煜東, 常桂欽, 彭勇殿, 等.焊層空洞對(duì)IGBT模塊熱(rè)應力的(de)影(yǐng)響[J].大(dà)功率變流技術, 2014 (1) :17-23.WU Yudong, CHANG Guiqin, PENG Yongdian, et al.Effect of solder voids on IGBT thermal and stress performance[J].High Power Convertor Technology, 2014 (1) :17-23.">[18]的(de)影(yǐng)響;雖然也(yě)對(duì)空洞對(duì)封裝熱(rè)特性影(yǐng)響機理(lǐ)進行了(le)描述, 但各有側重, 缺少在同一工況下(xià)的(de)系統完整的(de)機理(lǐ)描述和(hé)建模分(fēn)析。

本文通(tōng)過有限元方法研究芯片焊料層和(hé)襯底焊料層空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響規律, 并引入傳熱(rè)學Fourier定律對(duì)影(yǐng)響規律加以分(fēn)析, 系統全面地分(fēn)析焊料層空洞對(duì)絕緣栅雙極型晶體管 ( 富士IGBT) 熱(rè)穩定性影(yǐng)響機理(lǐ)和(hé)規律并進行實驗驗證。

本文以某1 200 V/50 A半橋 富士IGBT器件爲參考, 構建7層結構 (如圖1所示) 的(de)有限元熱(rè)仿真模型。 富士IGBT模型材料參數如表1所示, 其中陶瓷覆銅闆 (direct bonded copper, 簡稱DBC) 上銅層不規則, 以實際模塊的(de)封裝形狀和(hé)尺寸爲準。由于半橋結構對(duì)稱, 所以選取模塊的(de)1/2進行建模, 忽略鋁線和(hé)其他(tā)接線端子, 如圖2所示。

采用(yòng)ANSYS軟件進行相關有限元仿真, 對(duì)模型仿真條件進行如下(xià)設定: (1) 芯片均勻産熱(rè), 加熱(rè)有功功率爲70 W, 芯片體積産熱(rè)率爲2.7 GW/m3, 熱(rè)量通(tōng)過7層結構逐層傳遞, 忽略 富士IGBT模塊上表面對(duì)流換熱(rè)和(hé)熱(rè)輻射。 (2) 整個(gè)模塊安裝在水(shuǐ)冷(lěng)散熱(rè)器上, 接觸良好對(duì)基闆面均勻散熱(rè), 對(duì)流散熱(rè)系數爲2 000 W/ (m2·K) , 環境溫度爲25℃, 基闆3個(gè)側面與空氣自然對(duì)流散熱(rè), 對(duì)流散熱(rè)系數爲10W/ (m2·K) [19]夏燕飛(fēi), 羅毅飛(fēi), 汪波, 等.焊料層空洞對(duì)IGBT芯片溫度分(fēn)布影(yǐng)響分(fēn)析[J].船電技術, 2015, 35 (12) :1-5.XIA Yanfei, LUO Yifei, WANG Bo, et al.The effect of voiding in the solder die on the temperature distribution of IGBT chips[J].Marine Electric&Electronic Engineering, 2015, 35 (12) :1-5.">[19]。

圖1 富士IGBT封裝7層結構示意圖Fig.1 富士IGBT package schematic of seven layers

圖2 富士IGBT器件的(de)實物(wù)與有限元模型Fig.2 富士IGBT module and its finite element model   下(xià)載原圖

研究單個(gè)空洞大(dà)小、位置時(shí), 在芯片焊料層上取5個(gè)典型位置作爲代表, 如圖3所示。這(zhè)5個(gè)典型位置代表了(le)芯片焊料層空洞的(de)整個(gè)分(fēn)布, 位置1是焊料層中心, 位置2是頂角, 位置3是邊緣中點, 位置2、3位于焊料層外邊緣, 位置4、5分(fēn)别位于位置1和(hé)2、位置1和(hé)3的(de)中間位置, 通(tōng)過這(zhè)幾個(gè)點的(de)規律可(kě)得(de)到完整的(de)空洞分(fēn)布位置的(de)規律。位置6是襯底焊料層上遠(yuǎn)離芯片的(de)位置, 本文1.3節将會對(duì)其進行分(fēn)析。在典型位置設置不同半徑R的(de)空洞, 進行有限元仿真。定義空洞率η爲空洞面積與焊料層總面積之比, 将空洞總面積除以芯片焊料層面積即換算(suàn)成空洞率, 結果如圖4、圖5所示。圖4中:圖4 (a) 是位置1、4、5器件溫度場(chǎng)分(fēn)布示意圖, 芯片最高(gāo)結溫均出現在空洞上方;圖4 (b) 是空洞在位置1、4、5處對(duì)芯片最高(gāo)結溫θjmax的(de)影(yǐng)響。

表1 富士IGBT模型材料參數Table 1 富士IGBT material parameters of the proposed model    下(xià)載原表

圖3 焊料層空洞的(de)典型位置Fig.3 Typical positions in solder layer   下(xià)載原圖

芯片結溫定義的(de)是 富士IGBT集電極和(hé)内部基區(qū)接觸的(de)PN結的(de)結溫, 該PN結在 富士IGBT工作時(shí)是正偏的(de)。芯片在ANSYS建模中等效爲1個(gè)方塊, 如圖1、圖2所示, 根據實際不同電流下(xià)的(de) 富士IGBT的(de)導通(tōng)電壓, 計算(suàn)出導通(tōng)穩态損耗, 作爲熱(rè)源直接加載到芯片ANSYS模型上。

由圖4、圖5可(kě)得(de), 在位置相同時(shí), 空洞越大(dà)則芯片結溫越高(gāo);在空洞大(dà)小相同時(shí), 位置1和(hé)焊料層邊緣位置特别是位置2處空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響效果明(míng)顯。

研究多(duō)個(gè)空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響, 引入3種規則的(de)空洞分(fēn)布模型, 包括邊緣分(fēn)布、集中分(fēn)布、均勻分(fēn)布, 如圖6所示。單個(gè)空洞大(dà)小相同, 研究空洞率範圍爲5%~50%時(shí)3種空洞分(fēn)布對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響, 結果如圖7所示。

由圖7可(kě)知, 在空洞率相同時(shí), 集中分(fēn)布對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響最大(dà), 均勻分(fēn)布的(de)影(yǐng)響次之, 邊緣分(fēn)布的(de)影(yǐng)響最小;對(duì)比圖4、圖5, 在相同空洞率下(xià), 單個(gè)大(dà)空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響比多(duō)個(gè)空洞的(de)影(yǐng)響大(dà)。

引入傳熱(rè)學中的(de)Fourier定律, 針對(duì)芯片焊料層空洞對(duì)芯片結溫分(fēn)布規律進行分(fēn)析, 其數學表達式爲

圖4 位置1、4、5處空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響Fig.4 Void’s influence at position 1, 4 and 5 on chip maxi-mum junction temperature   下(xià)載原圖

圖5 位置1、2、3處空洞半徑對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響Fig.5 Void’s radium at position 1, 2, 3 on chip maximum junction temperature   下(xià)載原圖

圖6 3種典型空洞分(fēn)布Fig.6 Three typical void distributions   下(xià)載原圖

式中:Q爲導熱(rè)過程中傳導的(de)熱(rè)流量;λ爲導熱(rè)系數;A爲垂直于熱(rè)流的(de)截面積;∇T爲溫度梯度, 表征溫度場(chǎng)在空間上改變的(de)大(dà)小程度, 溫度增大(dà)方向爲正, 溫度梯度增大(dà), 芯片結溫升高(gāo)。由式 (1) 可(kě)得(de)

焊料層空洞減小了(le)芯片熱(rè)量向下(xià)傳遞的(de)截面面積A, 空洞越大(dà), 截面 (芯片下(xià)表面) 面積A就越小。由式 (2) 可(kě)知, 當傳導的(de)熱(rè)流量Q一定時(shí), 熱(rè)量通(tōng)過的(de)給定截面面積越小, 芯片的(de)溫度梯度就越大(dà), 方向垂直芯片下(xià)表面向上;溫度梯度表征溫度場(chǎng)在空間上改變的(de)大(dà)小程度, 溫度梯度增大(dà), 芯片結溫升高(gāo)。因此在位置相同時(shí), 單個(gè)空洞越大(dà), 芯片最高(gāo)結溫就越高(gāo)。

焊料層空洞位置對(duì)芯片結溫的(de)作用(yòng)機理(lǐ)已經在文獻[19]中分(fēn)析過。在芯片中越靠近芯片中心, 垂直芯片方向溫度梯度就越大(dà), 因此如果空洞分(fēn)布越往中心位置集中, 就會阻礙越多(duō)的(de)熱(rè)量向下(xià)傳導, 芯片的(de)結溫也(yě)就越高(gāo), 如圖7所示。

由上文可(kě)得(de), 在空洞率相同時(shí), 單個(gè)芯片焊料空洞對(duì)芯片結溫的(de)影(yǐng)響比多(duō)個(gè)空洞大(dà)。在研究襯底焊料層空洞時(shí), 重點研究單個(gè)空洞對(duì)芯片結溫的(de)影(yǐng)響。在襯底焊料層上取位置1、2、3, 對(duì)應圖3相應位置, 襯底焊料層位于如圖1所示的(de)DBC下(xià)銅層和(hé)基闆之間, 位置1、2、3在襯底焊料層内部, 位置6爲襯底焊料層遠(yuǎn)離芯片正下(xià)方的(de)位置。在位置1、2、3、6設置不同大(dà)小空洞, 研究單個(gè)空洞大(dà)小位置對(duì)芯片結溫的(de)影(yǐng)響。

圖8爲襯底焊料層不同位置空洞半徑R對(duì)芯片最高(gāo)結溫θjmax的(de)仿真結果。在空洞大(dà)小 (半徑R) 相同時(shí), 空洞距離芯片中心越遠(yuǎn), 芯片最高(gāo)結溫就越低。如果将圖4、圖5橫坐(zuò)标改爲空洞半徑, 對(duì)比圖8就可(kě)以得(de)到以下(xià)結論:空洞大(dà)小相同時(shí), 芯片焊料層空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響效果比襯底焊料層空洞明(míng)顯。

在襯底焊料層中空洞大(dà)小、位置對(duì)芯片結溫的(de)作用(yòng)機理(lǐ)與芯片焊料層空洞相關機理(lǐ)類似。襯底焊料層與芯片之間隔著(zhe)芯片焊料層和(hé)DBC闆, 襯底焊料層空洞不能直接對(duì)芯片結溫施加影(yǐng)響, 因此空洞率相同時(shí), 襯底空洞對(duì)芯片結溫的(de)影(yǐng)響明(míng)顯不如芯片焊料層。

實驗過程如圖9所示。取一批樣品進行溫度沖擊實驗, 加速焊料層受熱(rè)應力疲勞過程。溫度沖擊是由溫度沖擊實驗箱完成的(de), 設置高(gāo)溫爲135℃, 低溫爲-40℃, 對(duì)一批20個(gè) 富士IGBT樣品進行連續沖擊實驗, 每隔約200個(gè)循環周期, 取出來(lái)測1次空洞的(de)情況, 從中選取空洞情況滿足要求的(de)樣品。分(fēn)批次實驗不同時(shí)間後, 獲得(de)不同的(de)空洞情況, 然後利用(yòng)超聲波掃描顯微鏡來(lái)測量樣品的(de)芯片焊料層空洞率, 最後将樣品接入電路, 施加相同的(de)加熱(rè)有功功率和(hé)散熱(rè)條件, 待芯片結溫穩定後分(fēn)别用(yòng)熱(rè)敏參數法和(hé)紅外探測法來(lái)測量芯片結溫。

圖7 3種典型空洞分(fēn)布對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響Fig.7 Influence of three typical void distributions on chip maximum junction temperature   下(xià)載原圖

圖8 襯底焊料層不同位置空洞對(duì)芯片最高(gāo)結溫的(de)影(yǐng)響Fig.8 Influence of voids at different positions in substrate solder layer on chip maximum junction temperature   下(xià)載原圖

圖9 實驗流程圖Fig.9 Flow chart of experiment   下(xià)載原圖

利用(yòng)超聲波掃描顯微鏡來(lái)測量樣品空洞率, 結果如圖10 (部分(fēn)樣品) 所示。圖10 (a) 爲應力實驗前的(de)模塊, 圖10 (b) 爲應力實驗後的(de)模塊, 中心圓形區(qū)域即爲空洞。

熱(rè)敏參數法是一種利用(yòng)熱(rè)敏參數與 富士IGBT芯片結溫之間存在的(de)對(duì)應關系來(lái)間接測量芯片結溫和(hé)熱(rè)阻的(de)方法, 由于測量的(de)是芯片端子的(de)壓降, 因此表征的(de)是芯片結溫的(de)平均效應[20]陳明(míng), 汪波, 唐勇.IGBT動态熱(rè)阻抗曲線提取實驗研究[J].電力電子技術, 2010, 44 (9) :101-103.CHEN Ming, WANG Bo, TANG Yong.The experimental research on transient thermal impedance of IGBT[J].Power Electronics, 2010, 44 (9) :101-103.">[20]。

按照(zhào)圖11搭建溫度标定實驗平台。将 富士IGBT放置在可(kě)以準确調節溫度的(de)恒溫箱内, S1、D1分(fēn)别爲被測 富士IGBT芯片和(hé)與其并聯的(de)續流二極管;I爲大(dà)電流源, 提供 富士IGBT加熱(rè)有功功率;i爲小電流源, 提供測試小電流, 設爲0.1 A;V是測量芯片導通(tōng)壓降的(de)數字萬用(yòng)表;D爲二極管, 防止小電流測試時(shí)電流流入大(dà)電流源。通(tōng)過恒溫箱設置不同的(de)溫度, 讀出測試小電流下(xià)的(de)芯片導通(tōng)壓降, 得(de)到芯片導通(tōng)壓降UCE與芯片結溫θj之間關系即熱(rè)敏參數曲線方程

式中:Ua是熱(rè)敏參數曲線在芯片結溫θj爲0時(shí)的(de)電壓;CT是拟合得(de)到的(de)UCE随θj的(de)變化(huà)率。

在器件芯片正下(xià)方底闆位置設置溫度傳感器測量器件底闆殼溫, 通(tōng)過計算(suàn)機軟件控制大(dà)電流源滞後幾s時(shí)間斷開, 讀出測試小電流下(xià)的(de)芯片導通(tōng)壓降UCE。通(tōng)過器件熱(rè)敏參數曲線方程 (3) , 推算(suàn)導通(tōng)壓降UCE對(duì)應的(de)芯片結溫θj。

以其中1個(gè)樣品爲例, 将其放入恒溫箱達到設定溫度後保持25 min時(shí)間使芯片各部分(fēn)充分(fēn)達到設定溫度, 然後導通(tōng)0.1 A測試小電流, 讀出此時(shí)壓降, 繪制0.1 A測試小電流下(xià)導通(tōng)壓降UCE随芯片結溫θj的(de)變化(huà)曲線, 如圖12所示, 并進行線性拟合, 芯片結溫定标曲線如式 (4) 所示

實際工作時(shí), 在芯片結溫達到穩态後切換測試小電流, 迅速讀出導通(tōng)壓降, 并由式 (4) 計算(suàn)得(de)到此時(shí)的(de)芯片結溫, 如表2所示。通(tōng)過圖12拟合曲線與實測值比對(duì), 該方法的(de)誤差可(kě)控制在2℃以内。

與熱(rè)敏參數法的(de)不同, 紅外探測法利用(yòng)紅外熱(rè)像儀直接測出芯片結溫分(fēn)布情況, 如圖13所示爲樣品的(de)測試結果, 每個(gè)樣品均包含圖3所示的(de)6個(gè)位置。選取6個(gè)空洞率逐漸升高(gāo)的(de)樣品進行測量。

圖1 0 超聲波掃描顯微鏡測量芯片空洞情況Fig.10 Void measurement with SAM   下(xià)載原圖

圖1 1 富士IGBT芯片結溫測試電路Fig.11 Testing schematic of 富士IGBT junction temperature   下(xià)載原圖

圖1 2 熱(rè)敏參數測試曲線Fig.12 Measured curve using thermal sensitive parameter method  下(xià)載原圖

測量結果如表2所示, 得(de)到如圖14所示芯片襯底焊料層空洞率與芯片結溫之間的(de)變化(huà)關系。需要說明(míng)的(de)是, 加熱(rè)時(shí)間以芯片結溫達到熱(rè)平衡爲準, 即芯片結溫達到穩定值;紅外熱(rè)像儀讀出的(de)是芯片表面溫度, 通(tōng)過表1可(kě)以得(de)到芯片熱(rè)阻約爲0.03K/W, 因此, 70 W時(shí)芯片表面和(hé)内部穩态結溫差最大(dà)約爲2.1℃, 紅外探測的(de)芯片結溫比實際結溫要低。

圖1 3 紅外測試結果 (70 W加熱(rè)有功功率) Fig.13 Testing results with infrared thermometer (70 W heating active power)   下(xià)載原圖

通(tōng)過在大(dà)量不同應力條件下(xià)的(de)樣品中進行篩選, 得(de)到滿足要求的(de)空洞情況。實驗發現, 加速應力下(xià)主要空洞出現在芯片中心附近, 因此, 選取芯片中心位置的(de)空洞來(lái)驗證空洞建模。然後基于驗證的(de)空洞模型, 對(duì)其他(tā)位置的(de)仿真進行驗證。由圖14可(kě)知, 對(duì)于芯片中心位置單個(gè)空洞, 芯片最高(gāo)結溫随空洞的(de)增大(dà)而升高(gāo), 實驗結果與仿真規律符合較好。其中, 在空洞率爲27.56%的(de)工況下(xià), 紅外探測芯片結溫較低, 這(zhè)是由于該空洞率下(xià)現有實驗所得(de)樣品的(de)空洞偏離芯片中心, 由1.2.1節分(fēn)析可(kě)知, 此時(shí)的(de)芯片結溫小于空洞在芯片中心處的(de)芯片結溫, 而熱(rè)敏參數法測量的(de)結果, 其總體效應削弱了(le)空洞偏離芯片中心的(de)影(yǐng)響, 因此2種方法測量結果差别比其他(tā)空洞率下(xià)要大(dà)。

通(tōng)過熱(rè)敏參數法對(duì)芯片結溫θj進行測量, 通(tōng)過熱(rè)電偶對(duì)芯片底闆溫度進行提取, 通(tōng)過恒流源和(hé)示波器對(duì)芯片導通(tōng)穩态電壓電流進行提取, 進而計算(suàn)出導通(tōng)穩态損耗。熱(rè)阻Rth, j-c的(de)計算(suàn)式爲

式中:θcase爲芯片殼溫;PH爲芯片加熱(rè)有功功率。利用(yòng)式 (5) 可(kě)以計算(suàn)得(de)出不同空洞率下(xià)的(de)熱(rè)阻變化(huà)情況, 熱(rè)阻測量結果如表3和(hé)圖15所示。

由圖15可(kě)以看出, 芯片襯底焊料層空洞率與 富士IGBT結殼熱(rè)阻近似呈線性變化(huà)關系。

軍标中一般将空洞率限制在3%~6%, 工業界一般将空洞率限制在5%~10%[21]王美(měi)榮.粘結空洞對(duì)雙極型功率晶體管影(yǐng)響的(de)分(fēn)析及模拟[D].成都:電子科技大(dà)學, 2008.WANG Meirong.Analysis and simulation of the influence of connection layer voids on bipolar power transistors[D].Chengdu, China:University of Electronic Science and Technology of China, 2008.">[21]。在進行有限元仿真過程中發現, 位于芯片焊料層中心和(hé)頂角位置, 空洞率相對(duì)較大(dà)時(shí) (η>5%) , 芯片最高(gāo)結溫與單個(gè)空洞面積、器件加熱(rè)有功功率及散熱(rè)系數呈一定函數關系變化(huà)。下(xià)面討(tǎo)論芯片最高(gāo)結溫與空洞半徑 (R) 、器件加熱(rè)有功功率 (PH) 以及散熱(rè)條件之間的(de)函數關系, 以便對(duì) 富士IGBT的(de)極限工作能力進行預測。

圖1 4 中心位置芯片最高(gāo)結溫與空洞率之間的(de)關系Fig.14 Relationship between chip maximum junction temper-ature and void ratio at the chip center position   下(xià)載原圖

表2 襯底焊料層空洞率與芯片最高(gāo)結溫的(de)測量數據Table 2 Measured void ratio in substrate solder layer and chip maximum junction temperature    下(xià)載原表

表3 不同襯底焊料層空洞率下(xià)的(de)熱(rè)阻測量結果Table 3 Thermal resistance under different void ratio in substrate solder layer    下(xià)載原表

圖1 5 芯片襯底焊料層空洞率與結殼熱(rè)阻之間的(de)關系Fig.15 Relationship between void ratio in substrate solder layer and junction to case thermal resistance   下(xià)載原圖

在圖5中的(de)芯片中心和(hé)頂角位置, 在單個(gè)空洞的(de)η>5%時(shí), 芯片最高(gāo)結溫與空洞大(dà)小 (用(yòng)空洞率表示) 呈線性關系。在3維模型中心和(hé)頂角位置設置η爲5%的(de)單個(gè)空洞, 對(duì) 富士IGBT芯片上施加不同加熱(rè)有功功率, 結果如圖16所示。在空洞大(dà)小一定時(shí), 芯片最高(gāo)結溫與加熱(rè)有功功率呈線性關系。

空洞大(dà)小與加熱(rè)有功功率是相互獨立的(de)因素, 由概率統計2維随機變量分(fēn)布函數特征, 在散熱(rè)條件一定時(shí), 對(duì)于中心和(hé)頂角位置, 芯片最高(gāo)結溫θjmax有如下(xià)關系

式中:a1、a2、a3、a4爲函數的(de)系數。利用(yòng)相同散熱(rè)條件, 不同空洞半徑R和(hé)加熱(rè)有功功率PH下(xià)的(de)芯片最高(gāo)結溫數據即可(kě)拟合得(de)到式 (6) 的(de)系數。

控制冷(lěng)卻水(shuǐ)的(de)流速和(hé)水(shuǐ)溫能改變散熱(rè)器對(duì)器件基闆的(de)散熱(rè)系數。在空洞大(dà)小, 芯片加熱(rè)有功功率一定時(shí), 分(fēn)析基闆散熱(rè)系數α與芯片最高(gāo)結溫θjmax的(de)關系, 仿真結果如圖17所示。圖17爲5%空洞率和(hé)70 W、80 W、90 W加熱(rè)有功功率下(xià), 芯片最高(gāo)結溫随基闆散熱(rè)系數的(de)變化(huà)曲線。

芯片結溫随散熱(rè)系數變化(huà)複雜(zá), 而實際工況下(xià)散熱(rè)器的(de)散熱(rè)條件固定, 因此可(kě)以利用(yòng)實際散熱(rè)條件下(xià)芯片結溫與單個(gè)空洞大(dà)小、器件加熱(rè)有功功率的(de)函數關系, 再結合器件溫度循環下(xià)的(de)熱(rè)疲勞和(hé)熱(rè)損傷對(duì)器件電氣性能的(de)影(yǐng)響, 可(kě)對(duì)不同工況和(hé)器件狀态下(xià)的(de)芯片結溫進行預測, 獲得(de)器件工作的(de)極限邊界, 指導實際應用(yòng)。

1) 通(tōng)過3維有限元仿真, 研究空洞對(duì)器件熱(rè)穩定性的(de)影(yǐng)響, 結果表明(míng):空洞率相同的(de)前提下(xià), 對(duì)角線上的(de)空洞對(duì)芯片結溫的(de)影(yǐng)響最大(dà), 其次是邊緣, 最後是介于邊緣和(hé)中心的(de)位置;位置相同的(de)條件下(xià), 影(yǐng)響程度從大(dà)到小依次是頂點、邊緣和(hé)中心。2種情況下(xià), 單個(gè)空洞的(de)影(yǐng)響均大(dà)于相同空洞率下(xià)的(de)空洞分(fēn)布影(yǐng)響, 而空洞分(fēn)布中影(yǐng)響最大(dà)的(de)還(hái)是中心集中分(fēn)布的(de)情況。

圖1 6 芯片最高(gāo)結溫與加熱(rè)有功功率的(de)關系Fig.16 Relationship between chip maximum junction temper-ature and heating active power at different positions   下(xià)載原圖

圖1 7 基闆散熱(rè)系數與芯片最高(gāo)結溫的(de)關系Fig.17 Relationship between base plate heat dissipation factor and chip maximum junction temperature   下(xià)載原圖

2) 芯片襯底焊料層空洞率與芯片結溫以及芯片結殼熱(rè)阻均呈現出近似線性關系, 有助于建立芯片疲勞與芯片結溫的(de)關系, 該線性關系的(de)系數是可(kě)以通(tōng)過仿真或實驗數據得(de)到的(de);不同電壓、電流等級的(de)模塊, 由于芯片尺寸、焊料層尺寸不同, 所以這(zhè)個(gè)系數也(yě)會不一樣。

3) 在空洞位置和(hé)散熱(rè)條件一定時(shí), 空洞大(dà)小、芯片加熱(rè)有功功率與芯片結溫呈一定函數關系, 可(kě)基于有限元仿真規律和(hé)數據拟合得(de)到, 掌握這(zhè)一函數關系對(duì)預測芯片結溫和(hé)極限使用(yòng)邊界具有重要意義。